El centro de investigación belga IMEC ha actualizado su hoja de ruta para semiconductores, fijando el año 2038 como el inicio de la producción de circuitos integrados de 0,3 nanómetros. Este avance se logrará mediante la adopción de transistores CFET, que permitirán apilar componentes verticalmente para aumentar la densidad, superando las limitaciones de los diseños actuales y redefiniendo el escalado de la Ley de Moore.
IMEC ha actualizado su itinerario de semiconductores, destacando el año 2038 como la fecha en que la industria comenzará la producción de circuitos integrados de 3 ángstroms (0,3 nanómetros). Aunque esta previsión retrasa tres años la estimación anterior de 2035, el centro de investigación belga ha detallado la metodología para alcanzar este hito.
Para lograr los 0,3 nm, no bastará con mejorar únicamente la fotolitografía. IMEC propone que el contact poly pitch, que mide la distancia mínima entre transistores y ha sido clave en el progreso tecnológico, dejará de reducirse significativamente a partir de la generación A10, prevista para 2030 o 2031. Desde ese punto, el aumento de la densidad requerirá apilar los transistores, un cambio de paradigma conocido como transistores CFET (Complementary FET).
Esta estrategia, aunque no es nueva, ahora tiene una fecha y un contexto claros en el itinerario de IMEC, conectando directamente con el desarrollo de los equipos de fotolitografía UVE Hyper-NA, esenciales para la fabricación de estos chips y actualmente en desarrollo por ASML.
Los transistores Gate-All-Around (GAA), adoptados masivamente en la generación de 2 nm, aún tienen potencial. IMEC estima que esta arquitectura será viable hasta la generación A10 (2030 o 2031), lo que les otorga una vida útil de aproximadamente siete años desde su introducción. Aunque es un periodo razonable, el centro de investigación belga señala su fecha de caducidad.
El problema fundamental con los transistores GAA es geométrico. Mejoraron el control electrostático al rodear el canal con la puerta, pero ubican los materiales de tipo n y p uno al lado del otro horizontalmente. Esta disposición tiene un límite físico: llegará un punto en que no será posible reducir más la distancia entre ellos sin afectar el rendimiento eléctrico del chip. Esto empezará a suceder con la llegada de la generación A10, según IMEC.
Los transistores CFET solucionan esta limitación apilando el material de tipo n directamente sobre el de tipo p, en vertical. El itinerario de IMEC proyecta su llegada como una opción sólida para la producción de chips en la generación A7, estimada para 2033. Además, se asocian explícitamente a la necesidad de sistemas de entrega de energía por la cara trasera de la oblea, que IMEC considera obligatorios para esta arquitectura. Posteriormente, el itinerario prevé una evolución en dos fases: primero la tecnología CFET secuencial, y más tarde las estructuras CFET unidas, en la generación A3 de 2038.
Este enfoque redefine la Ley de Moore. IMEC reconoce que el contact poly pitch apenas cambiará entre las generaciones A10 y A5, manteniéndose estancado en 42 nm durante varios años. Las ganancias de densidad, tradicionalmente medidas en nanómetros de transistor individual, ahora dependerán de la altura de la celda y de cuántas capas se puedan apilar verticalmente. Esto implica que el escalado horizontal ha alcanzado sus límites, pero la industria ha encontrado una tercera dimensión para continuar el crecimiento.